https://habr.com/en/articles/935126/

Защитим вдов и сирот от хищных ИИ-стартаперов

Ко мне на днях обратились сначала два стартапера, а потом и из большой компании по вопросу EDA с помощью AI. Я дал всем троим одну и ту же задачку и думаю сделать еще несколько таких задач, так как два тула эту задачку решили, один тул на ней лег, а еще четыре произвели некий код на языке описания аппаратуры SystemVerilog, который не проходил мой тест, то есть не являлся решением.

В чем социальная значимость таких задачек? Дело в том, что венчурные капиталисты тратят не свои деньги, а деньги, которые институциональные инвесторы, в частности пенсионные фонды - вкладывают в фонды венчурных капиталистов. Тем самым, хотя в США существуют законы, запрещающий неопытным инвесторам ("widows and orphans laws" - "законы о защите вдов и сирот") вкладывать в стартапы напрямую - вдовы и сироты все равно не защищены, так как живут на выплаты из пенсионного фонда, в который вкладывал их безвременно почивший отец семейства.

Также не открою Америку, что стартапер стартаперу рознь. Одни честно делают прототипы и решают задачки от потенциальных пользователей. А другие занимаются shmoozing - то есть ходят по тусовкам и пытаются что-то впарить VC говорением в стиле Остапа Бендера.

И вот чтобы защитить венчурных капиталистов (а через них - вдов и сирот) от стартаперов второго типа, мы с соратниками сделали задачку под названием SystemVerilog Microarchitecture Challenge for AI No.1:

Одна из типичных мыслей в украинском дискурсе "заключим перемирие или даже мировое соглашение, а потом займемся строительством армии и когда настанет час, ворвемся в Крым и будем мучать детей крымчан изучением поэмы Шевченко "Кохайтэся чорнобрыви" в школе".

Типа даже не скрывают что хотят обдурить дурачка Путина на четыре кулачка. Это как-бы подразумевается, а как же иначе. Ведь несколько раз надуть уже получилось: то с нерасширением НАТО, то с вторыми Минскими соглашениями, то с отводом войск от Киева во время начала Стамбульских соглашений в марте 2022.

Все какие-то приемчики шулерские: запустим в Одессу миротворцев от Великобритании и Франции, но с условием, что если на них нападут, то США обязано вписаться, привезти самолетами войска из Америки и гнать оккупанта прямо до Москвы, куда потом въедет Юлия Навальная с Ильей Яшиным позади нее и двумя урчащими танками Абрамс слева и справа.

Хотя, стоп, Навальная и Яшин это из другой оперы, из оперы Хороших Русских. На белом коне должны сидеть Ермак и Подоляк, а им должен помахивать Зеленский из телевизора, на фоне хлопающего в ладоши хора из Фондерляйн, Макрона и кто там сейчас в UK и Германии, с подпевкой из Балтийских Тигров-Вымиратов, Азова и украинских активистов из тусовок Макфола и Фукуямы в Стенфорде.

https://panchul.livejournal.com/630766.html

Прочитал лекцию через Zoom о последовательностной логике на SystemVerilog и FPGA студентам в Мексике, собранным из нескольких мексиканских университетов. Они также работают с японским институтом Mirai и с группой которая занимается OpenLane в Гвадалахаре, мексиканской Silicon Valley.

https://youtu.be/MYHOxDsbEGc

Я общался с лидерами ИИ для чипов в трех компаниях и обнаружил, что моя задачка для ИИ номер 1 уже устарела - новое поколение EDA AI и LLM научились ее решать (они не умели в январе). Я немного подкрутил и выпустил задачку номер 2. Уже обнаружил что в некоей крутой ИИ компании с нею мучаются. Итак, для всех:

I found that the SystemVerilog Microarchitecture Challenge for AI No.1 became obsolete as the new generation of EDA AI and LLM tools can solve it (they were not able to back in January). So here is a new SystemVerilog Microarchitecture Challenge for AI No.2. The prompt is below.

https://github.com/verilog-meetup/systemverilog-microarchitecture-challenge-for-ai-2

The prompt:

SystemVerilog Microarchitecture Challenge for AI No.2. Adding the Flow Control.

This repository contains a new challenge to any AI software that claims to generate Verilog code. The challenge is based on a very typical scenario in an electronic company: an engineer has to write a pipelined block using a library of sub-blocks written by somebody else. Then this engineer has to verify his block using a testbench written by somebody else. He may also need to figure out the sub-block latencies and handshakes by analyzing the code, since a lot of code in electronic companies is not sufficiently documented.

The SystemVerilog Microarchitecture Challenge for AI No.2 is based on the SystemVerilog Homework project by Verilog Meetup. It also uses the source code of an open-source Wally CPU.

This challenge is a sequel to the SystemVerilog Microarchitecture Challenge for AI No.1 which was challenging to ChatGPT 4 but became less challenging when ChatGPT 5 appeared.

1. The Prompt

Finish the code of a pipelined block in the file challenge.sv. The block computes a formula "a ** 5 + 0.3 * b - c". Ready/valid handshakes for the arguments and the result follow the same rules as ready/valid in AXI Stream. When a block is not busy, arg_rdy should be 1, it should not wait for arg_vld. You are not allowed to implement your own submodules or functions for the addition, subtraction, multiplication, division, comparison or getting the square root of floating-point numbers. For such operations you can only use the modules from the arithmetic_block_wrappers directory. You are not allowed to change any other files except challenge.sv. You can check the results by running the script "simulate". If the script outputs "FAIL" or does not output "PASS" from the code in the provided testbench.sv by running the provided script "simulate", your design is not working and is not an answer to the challenge. Your design must be able to accept a new set of the inputs (a, b and c) each clock cycle back-to-back and generate the computation results without any stalls and without requiring empty cycle gaps in the input. The solution code has to be synthesizable SystemVerilog RTL. A human should not help AI by tipping anything on latencies or handshakes of the submodules. The AI has to figure this out by itself by analyzing the code in the repository directories. Likewise a human should not instruct AI how to build a pipeline structure since it makes the exercise meaningless.

Некий товарищ подошел ко мне на OpenSauce и сказал что он делает подкаст на тему "Ваша самая дорогая ошибка". Но что я рассказал про свой стартап в мои 25 лет. И вот сегодня мне прислали "Юрий, вы знаменитость!" Я обнаружил, что подкаст получил 50 тысяч просмотров, что неплохо, но не фонтан. Но вот комменты в стиле "наконец-то мы услышали настоящую историю Грю (персонажа мультфильма "Гадкий Я")" 8-) Фишка в том, что я вообще не помню, что я ему говорил. А теперь даже пересматривать запись себя как-то боюсь. Чего они все возбудились?

https://youtu.be/vCxV-CKHZeM?si=znSc9kKupzKNBWcU

Yuri felt like a real life Gru to me so much xD

Yuri's story hits hard... "I made it, it worked, it wasn't practical so it failed, I want to share so others don't have this happen."

It’s good to see that even Gru can admit his mistakes.

Man Yuri is the goat

Dude, he talks exactly like Gru

I think Yuri definitely wins, literally the most expensive and inspired his whole move to open source.

Students: "I wasted a couple hundred dollars and several weeks of my time. So total damage a couple hundred dollars"
Rocket and car enthusiasts: "Oh thousands, but at least it was fun!"
Yuri: "Allow me to introduce myself"

please dont cut up the interview into 5 parts. Yuri's story was the best, and its really annoying to have him be interrupted by a girl who bought 2 raspberry pis

im only at 3:24 and the way you edited this is great, thank you for showing yuri. I hope you keep making content you like :) subbing

I need that Yuri part 6

shitty editing why split Yuri Panchul into 4 10s parts ?!

The cliffhanger there of the 11 mil story. I WANTED TO HEAR IT lol :D good video.

Итд.

Товарищи студенты из проживающих в США! Кто хочет отправиться на летнюю практику и/или программу для выпускников вузов в техасском отделении Самсунга? Вы можете сходить на сайт и подать заявку напрямую (ссылки ниже). Альтернативно, я могу сделать для вас внутреннюю рекомендацию, так как я член команды разработки GPU в телефонах. Но так как я стараюсь рекомендовать компании только кандидатов, в качестве которых (по своим критериям) я уверен, я предлагаю всем желающим сделать одно из двух вещей:
1. Решить задачку под названием SystemVerilog Microarchitecture Challenge for AI No.2. Adding the Flow Control. (ссылки в посте ниже), далее получить от меня разбор вашего решения, после чего решить еще три маленькие задачки в зуме передо мною, и у вас будет рекомендация.
2. Если вы живете в Области Сан-Францисского Залива или в Сакраменто, то сделать какой-нибудь проект на FPGA платах в рамках разработки open-source примеров для non-profit клуба Verilog Meetup (не аффилиированного с Самсунгом, это просто малочисленная тусовка, куда заходят люди из Теслы, Intel, Apple итд). Наш клуб будет на выставке самоделкиных Maker Faire в Valejo 26-28 сентября. Вы можете подойти ко мне на стенде и мы обсудим ваш проект.
После того, как вы сделаете или (1) или (2), я занесу ваше резюме во внутреннюю базу данных, вам придет письмо с предложением подать заявку, после чего, если ваше резюме выберут, вам нужно будет пройти весь официальный процесс рекрутинга.
Повышает ли моя рекомендация ваши шансы? Этого я не знаю. Как говорил Остап Бендер, полную гарантию вам может дать только страховой полис.
Пишите мне на yuri@panchul.com если вас интересует такое предложение.
Спасибо,
Юрий Панчул
Все детали со ссылками - https://habr.com/en/posts/947550/

Фотоотчет с Maker Faire https://verilog-meetup.com/2025/10/03/photos-from-maker-faire-bay-area-2025-in-vallejo-california/

Итак, после проведения кучи семинаров в университетах России, Украины, Казахстана, Киргизии, Армении, Азербайджана и Мексики - проводим семинар в Калифорнийском политехническом государственном университете в Сан-Луис-Обиспо:

Verilog Meetup at California Polytechnic State University, San Luis Obispo, California on October 25-26

See the location and schedule at the link below. The goals for the Verilog Meetup at Cal Poly SLO:

1. Introduce the basic technologies of digital chip design to a wider audience than EE students. It includes students who are choosing a career path or simply curious about neighboring areas, such as a software student who wants to build an FPGA-based hardware accelerator for his project.

2. Help the graduating students to train themselves for job interviews, particularly in the areas of SystemVerilog and microarchitecture. These areas are key to job success for a front-end RTL designer in an electronic company.

3. Discuss how the current EE and CS curricula can be improved in the area of register transfer level (RTL) microarchitecture, design verification and EDA vendor independence.

https://verilog-meetup.com/2025/10/11/calpoly-slo-plan/