Посмотрел оскароносный фильм про уральского учителя против Путина. Удивил кадр с "борцом за свободу Украины" Коновальцем, который у поляков проходит как террорист, да еще и встречавшийся с Гитлером. Далее, образ автора в фильме не способствует качественной пропаганде.
Для начала, автор фильма - нарцисс. Говорит что с детства был "не таким как все", потому что например расставляет книги в шкафу по цвету, и знает что их ровно 437.
Далее, автор фильма - неуловимый Джо. Он сначала показывает, как вместо российского гимна включает американский, потом сбивает российский флаг на крыше, и сразу идут кадры с речью Путина - про предателей, которых нужно садить на 25 лет. Он также рассказывает в конце как он "сбежал" из России, хотя его вроде никто не ловил в момент побега.
Также автор фильма снимает школьников с бойцами Вагнера. Но на это можно возразить кадрами студентов Стенфорда с бойцами Азова (можете погуглить Stanford Azov)
Суммарно фильм очень затянут. Его можно было бы сократить с полутора часов до получаса без утери информации, которую пытается передать автор. Ну и хрен с ним. Получил свою бочку варенья в Голливуде, пусть радуется.
Для начала, автор фильма - нарцисс. Говорит что с детства был "не таким как все", потому что например расставляет книги в шкафу по цвету, и знает что их ровно 437.
Далее, автор фильма - неуловимый Джо. Он сначала показывает, как вместо российского гимна включает американский, потом сбивает российский флаг на крыше, и сразу идут кадры с речью Путина - про предателей, которых нужно садить на 25 лет. Он также рассказывает в конце как он "сбежал" из России, хотя его вроде никто не ловил в момент побега.
Также автор фильма снимает школьников с бойцами Вагнера. Но на это можно возразить кадрами студентов Стенфорда с бойцами Азова (можете погуглить Stanford Azov)
Суммарно фильм очень затянут. Его можно было бы сократить с полутора часов до получаса без утери информации, которую пытается передать автор. Ну и хрен с ним. Получил свою бочку варенья в Голливуде, пусть радуется.
😁26👍18👎2❤1
Сегодня директора стратегического маркетинга компании Synopsys спросили, что он думает насчет того, чтобы софтвер его компании писал ИИ? И знаете что он ответил? "Это дело ДАЛЕКОГО БУДУЩЕГО. Для этого требуется математика уровня PhD, а также итеративная доработка на основе проприетарных данных от фабрик микросхем — данных, которые ИИ пока не способен полностью смоделировать. (Пока!)"
Прикол тут в том, что сам Синопсис хайпит вовсю свой ИИ-софтвер для других компаний. А сами, как вы видите, говорят: мы де перейдем на это в _далеком_будущем_". При том, что их софтвер - это просто программы на C++. Я работал в Synopsys, так что я знаю изнутри. Так что не говорите мне, что ИИ якобы уже хорошо пишет на C++ алгоритмически-интенсивные программы.
Для тех кто не в курсе: софвер Синопсиса используют инженеры для проектирования микросхем. См. мою картинку слайд про процесс: код на языке SystemVerilog превращается в граф из логических элементов и элементов состояния (D-триггеров), потом программы размещения и трассировки раскладывают и соединяют этот граф по площадке микросхемы.
От этого трудно отмахнуться! Перед нами цитата не луддиста-отрицателя ИИ, а человека из самого истока всех чипов, которые проектирует Apple, Intel, NVidia, и даже чипов для российких дронов (компании в Зеленограде тоже используют софтвер от Synopsys). ИИ сможет писать такие программы на C++ в Да-ле-ком Бу-ду-щем. Так что в этом году всем нам AGI не грозит.
Прикол тут в том, что сам Синопсис хайпит вовсю свой ИИ-софтвер для других компаний. А сами, как вы видите, говорят: мы де перейдем на это в _далеком_будущем_". При том, что их софтвер - это просто программы на C++. Я работал в Synopsys, так что я знаю изнутри. Так что не говорите мне, что ИИ якобы уже хорошо пишет на C++ алгоритмически-интенсивные программы.
Для тех кто не в курсе: софвер Синопсиса используют инженеры для проектирования микросхем. См. мою картинку слайд про процесс: код на языке SystemVerilog превращается в граф из логических элементов и элементов состояния (D-триггеров), потом программы размещения и трассировки раскладывают и соединяют этот граф по площадке микросхемы.
От этого трудно отмахнуться! Перед нами цитата не луддиста-отрицателя ИИ, а человека из самого истока всех чипов, которые проектирует Apple, Intel, NVidia, и даже чипов для российких дронов (компании в Зеленограде тоже используют софтвер от Synopsys). ИИ сможет писать такие программы на C++ в Да-ле-ком Бу-ду-щем. Так что в этом году всем нам AGI не грозит.
❤20👍14🔥5😁2🤔2
Написал заметку, которая скорее является начало дискуссии: чем отличается работа писателя верилога для FPGA и писателя верилога для ASIC. Хочется, чтобы в нее добавили, но только люди с непосредственным опытом в вопросе из своего личного опыта. Я понимаю, что сейчас мне будут комментировать выдачей из ИИ.
Это похоже как если бы во время футбольного матча на поле выкатил бы радостно инвалид на мотоколяске и начал бы разъезжать, пытаясь пнуть мяч. Выглядит прикольно, но люди пришли не за этим.
Да, так по существу вопроса. Что на ASIC, что на FPGA есть язык SystemVerilog, микроархитектура, статический анализ тайминга внутри такта. Но, как говорил Траволта в фильме "Pulp Fiction", "небольшие разницы".
Эта заметка не только желающих поменять работу, но и для тех, кто хочет слепить команду ASIC из алгоритмистов и FPGA дизайнеров. Сначала я хочу обкатать и дополнить ее на английском, а потом сделаю и русский вариант. Итак:
https://verilog-meetup.com/2026/03/28/asic-vs-fpga-job/
How different are the jobs of an FPGA designer and an ASIC designer? Both write Verilog RTL but there are little differences. Below is my list; feel free to add to it, but only if you have a first-hand experience on the subject. I am not interested in AI output, only the authentic human discussion.
1. Memory. An FPGA designer uses the internal BRAM memory and the external off-chip memory, such as SDRAM. An ASIC designer is primarily concerned with embedded SRAM memories. He uses memory compilers to build logic memories out of physical memory blocks, specific for a given technology. Such memories differ not only in width and depth, but also in the number of ports (single, dual, pseudo-dual), latency and memory protection using ECC.
An ASIC designer has to define such memories early in the design cycle, when he writes a microarchitecture specification for his block. He needs to decide whether any given FIFO is flop-based or SRAM-based, based on power data from a memory compiler and some rules of thumb which are somewhat different for each company and technology node. The defined memories are given to the physical design (PD) team, together with the designer's thoughts on sub-block connectivity. This information allows the PD team to sketch a floorplan early.
2. Clock gating. Power consumption is less of a concern for most FPGA designers, but is very important for ASIC projects. A large chip, such as a chip in a core router or AI accelerator, can consume hundreds of watts. If a designer does not pay attention to the power on each level, the chip may require liquid cooling. A mobile chip has to survive a day on a single battery, an IoT sensor in a smart agriculture application has to work in a field for a season, measuring soil chemistry and transmitting data to the hub.
The most important low-power techniques necessary for a front-end ASIC designer are: 1) using enables for fine-grain clock gating; 2) using busy signals and sub-block-level clock gaters for mid-grain clock gating, and of course 3) microarchitectural techniques, such as using ring buffers instead of shift registers, which reduces switching.
3. Arithmetics. If you get Verilog source for a typical CPU designed for ASIC, and synthesize it for an FPGA, you are likely to discover a significant drop in clock frequency. For example, a 1 GHz ASIC core may be able to run on an FPGA only at 50 MHz. To counteract this effect, FPGA vendors include optimized arithmetic blocks, such as Xilinx DSP48. The FPGA designer has to be aware of such blocks and use them explicitly to achieve higher frequency, like 200 MHz or more. Note that such blocks are vendor-specific, you have to use ifdefs to port your design to Altera, Gowin or Lattice.
Overall ASIC projects have more elaborate verification and modeling teams (in addition to already mentioned PD team), but this is a topic of a separate post. All these differences are relevant not only to individuals who explore their career options, but also to business people who want to assemble an ASIC design team from algorithm specialists and FPGA designers. In
Это похоже как если бы во время футбольного матча на поле выкатил бы радостно инвалид на мотоколяске и начал бы разъезжать, пытаясь пнуть мяч. Выглядит прикольно, но люди пришли не за этим.
Да, так по существу вопроса. Что на ASIC, что на FPGA есть язык SystemVerilog, микроархитектура, статический анализ тайминга внутри такта. Но, как говорил Траволта в фильме "Pulp Fiction", "небольшие разницы".
Эта заметка не только желающих поменять работу, но и для тех, кто хочет слепить команду ASIC из алгоритмистов и FPGA дизайнеров. Сначала я хочу обкатать и дополнить ее на английском, а потом сделаю и русский вариант. Итак:
https://verilog-meetup.com/2026/03/28/asic-vs-fpga-job/
How different are the jobs of an FPGA designer and an ASIC designer? Both write Verilog RTL but there are little differences. Below is my list; feel free to add to it, but only if you have a first-hand experience on the subject. I am not interested in AI output, only the authentic human discussion.
1. Memory. An FPGA designer uses the internal BRAM memory and the external off-chip memory, such as SDRAM. An ASIC designer is primarily concerned with embedded SRAM memories. He uses memory compilers to build logic memories out of physical memory blocks, specific for a given technology. Such memories differ not only in width and depth, but also in the number of ports (single, dual, pseudo-dual), latency and memory protection using ECC.
An ASIC designer has to define such memories early in the design cycle, when he writes a microarchitecture specification for his block. He needs to decide whether any given FIFO is flop-based or SRAM-based, based on power data from a memory compiler and some rules of thumb which are somewhat different for each company and technology node. The defined memories are given to the physical design (PD) team, together with the designer's thoughts on sub-block connectivity. This information allows the PD team to sketch a floorplan early.
2. Clock gating. Power consumption is less of a concern for most FPGA designers, but is very important for ASIC projects. A large chip, such as a chip in a core router or AI accelerator, can consume hundreds of watts. If a designer does not pay attention to the power on each level, the chip may require liquid cooling. A mobile chip has to survive a day on a single battery, an IoT sensor in a smart agriculture application has to work in a field for a season, measuring soil chemistry and transmitting data to the hub.
The most important low-power techniques necessary for a front-end ASIC designer are: 1) using enables for fine-grain clock gating; 2) using busy signals and sub-block-level clock gaters for mid-grain clock gating, and of course 3) microarchitectural techniques, such as using ring buffers instead of shift registers, which reduces switching.
3. Arithmetics. If you get Verilog source for a typical CPU designed for ASIC, and synthesize it for an FPGA, you are likely to discover a significant drop in clock frequency. For example, a 1 GHz ASIC core may be able to run on an FPGA only at 50 MHz. To counteract this effect, FPGA vendors include optimized arithmetic blocks, such as Xilinx DSP48. The FPGA designer has to be aware of such blocks and use them explicitly to achieve higher frequency, like 200 MHz or more. Note that such blocks are vendor-specific, you have to use ifdefs to port your design to Altera, Gowin or Lattice.
Overall ASIC projects have more elaborate verification and modeling teams (in addition to already mentioned PD team), but this is a topic of a separate post. All these differences are relevant not only to individuals who explore their career options, but also to business people who want to assemble an ASIC design team from algorithm specialists and FPGA designers. In
👍18🔥3❤2🤔1
Сходил на концерт Семена Слепакова в Сан-Франциско. Концерт проходил в хорошо наполненном большом зале. Сам Слепаков выглядит физически здоровым и презентовал новый материал, в котором есть оригинальные удачные композиции, в частности "P. Diddy / Разговор о важном", где Слепаков говорит голосом Путина. Правда это лучше смотрится на ютюбе как клип. Помимо P.Diddy было еще пара новых песенок, которые мне зашли. Правда Слепаков просил новые песенки не снимать, и по залу ходили тетки, которые это проверяли.
Публика на концерт пришла в основном в возрастной группе 45-65, в целом однороднее и старше, чем на выступления Екатерины Шульман. Хотя были и более молодые женщины, даже до сороковника. Некоторые из них ждали в конце концерта, что Слепаков с ними сфотографируется, но Семен в этот раз фотографироваться ни с кем не стал, в отличие от концерта 2018 года.
Где-то посередине Семен рассказал про свой конфликт с зрителем на концерте в Сиэттле. Зритель крикнул Слепакову "кончай пиздеть, пой давай" и Слепаков позвал охрану этого зрителя вывести, но забыл нанять правильную охрану - что-то такое. С моей стороны, этот рассказ смотрелся натужно, и я вообще, честно говоря, был на стороне зрителя.
Слепаков долго рассказывал, как он осознал себя евреем в детстве и как он переехал в Израиль. При этом он явно пытался понравится еврейской публике в зале. Лично я воспринимал Слепакова как обмосквевшего дагестанца (песня "Спортивный репортаж"), но если он решил заделаться под советского еврея - ну ОК, такое бывает с творческими работниками.
Меня несколько напрягло, что Слепаков стал очень осторожно, с кучей извинений и оправданий, лавировать вокруг политических тем. То есть я конечно понимал, что он в этот раз не исполнит песню "День Победы" ("немецкая машина свалилась под откос"). Но на концерте 2018 года Слепаков все-таки осторожно в песне назвало Обаму негром. На этом концерте такое было абсолютно невозможно - даже про Байдена и Трампа все было с тремя слоями оговорок.
В начале Слепаков сказал, что зрители наверно ожидают, что он исполнит "Люба - звезда Ютюба", но у него есть новый материал. Я сразу подумал "Что?! Он _НЕ_ исполнит Любу звезду Ютюба, одну из моих трех любимых песен?" К счастью, под конец, на бис, Слепаков Любу все-таки исполнил. Ну уж это хорошо, а то я испугался до чего эмиграция человека довела.
Но вот мою любимую песню "Замкадочная женщина моя" Слепаков не исполнил, хотя я орал, чтобы он исполнил, и Слепаков меня однозначно слышал так как я сидел в VIP секции в третьем ряду перед ним. Ну и ладно. Хочет Слепаков отмежеваться от московской идентичности - имеет право. Вместо этого он исполнил "Жопа растет" и про трусы. Ну и хорошо.
Публика на концерт пришла в основном в возрастной группе 45-65, в целом однороднее и старше, чем на выступления Екатерины Шульман. Хотя были и более молодые женщины, даже до сороковника. Некоторые из них ждали в конце концерта, что Слепаков с ними сфотографируется, но Семен в этот раз фотографироваться ни с кем не стал, в отличие от концерта 2018 года.
Где-то посередине Семен рассказал про свой конфликт с зрителем на концерте в Сиэттле. Зритель крикнул Слепакову "кончай пиздеть, пой давай" и Слепаков позвал охрану этого зрителя вывести, но забыл нанять правильную охрану - что-то такое. С моей стороны, этот рассказ смотрелся натужно, и я вообще, честно говоря, был на стороне зрителя.
Слепаков долго рассказывал, как он осознал себя евреем в детстве и как он переехал в Израиль. При этом он явно пытался понравится еврейской публике в зале. Лично я воспринимал Слепакова как обмосквевшего дагестанца (песня "Спортивный репортаж"), но если он решил заделаться под советского еврея - ну ОК, такое бывает с творческими работниками.
Меня несколько напрягло, что Слепаков стал очень осторожно, с кучей извинений и оправданий, лавировать вокруг политических тем. То есть я конечно понимал, что он в этот раз не исполнит песню "День Победы" ("немецкая машина свалилась под откос"). Но на концерте 2018 года Слепаков все-таки осторожно в песне назвало Обаму негром. На этом концерте такое было абсолютно невозможно - даже про Байдена и Трампа все было с тремя слоями оговорок.
В начале Слепаков сказал, что зрители наверно ожидают, что он исполнит "Люба - звезда Ютюба", но у него есть новый материал. Я сразу подумал "Что?! Он _НЕ_ исполнит Любу звезду Ютюба, одну из моих трех любимых песен?" К счастью, под конец, на бис, Слепаков Любу все-таки исполнил. Ну уж это хорошо, а то я испугался до чего эмиграция человека довела.
Но вот мою любимую песню "Замкадочная женщина моя" Слепаков не исполнил, хотя я орал, чтобы он исполнил, и Слепаков меня однозначно слышал так как я сидел в VIP секции в третьем ряду перед ним. Ну и ладно. Хочет Слепаков отмежеваться от московской идентичности - имеет право. Вместо этого он исполнил "Жопа растет" и про трусы. Ну и хорошо.
😁45👎5👍1🤔1
Самсунг выложил мою фотку с постером "Challenging AI to Design" на официальный блог в LinkedIn с полумиллионом подписчиков. Обратите внимание на табличку внизу постера - там много знакомых имен.
Моя заметка про конференцию SNUG - https://verilog-meetup.com/2026/03/15/snug-silicon-valley-2026/
Моя заметка про конференцию SNUG - https://verilog-meetup.com/2026/03/15/snug-silicon-valley-2026/
🔥27👍9
Проект "DNA for Freedom", призванный поправить "Русскую ДНК Несвободы", выпустил первый официальный пресс-релиз. Этот стелс-стартап был изначально сфинансирован грантами NED и IRI, но после прихода к власти Трампа и сокращения USAID, лямку поддержки взяли на себя Михаил Ходорковский и неназванный украинский венчурный фонд.
Согласно релизу, компания заключила сделку с Юлией Навальной, вдовой политика Алексея Навального. Госпожа Навальная получает неназванное количество акций в обмен на право стартапа использовать ДНК ее покойного мужа.
Согласно одобренному инвесторами бизнес-плану, компания собирается использовать инновационную полимеразную цепную реакцию (Polymerase Chain Reaction - PCR) для клонирования ДНК Алексея Навального. До конца 2026 года планируется произвести более тысячи тонн продукта.
Проект поддерживает отделение биотехнологии Стенфордского университета, согласно Майклу Макфолу и Фрэнсису Фукуяме, которые также является акционерами стартапа.
Каким образом компания собирается получить исходное ДНК Навального и как будет проходить процесс внедрения клонированного ДНК в граждан Российской Федерации - пресс-релиз не сообщает.
Согласно релизу, компания заключила сделку с Юлией Навальной, вдовой политика Алексея Навального. Госпожа Навальная получает неназванное количество акций в обмен на право стартапа использовать ДНК ее покойного мужа.
Согласно одобренному инвесторами бизнес-плану, компания собирается использовать инновационную полимеразную цепную реакцию (Polymerase Chain Reaction - PCR) для клонирования ДНК Алексея Навального. До конца 2026 года планируется произвести более тысячи тонн продукта.
Проект поддерживает отделение биотехнологии Стенфордского университета, согласно Майклу Макфолу и Фрэнсису Фукуяме, которые также является акционерами стартапа.
Каким образом компания собирается получить исходное ДНК Навального и как будет проходить процесс внедрения клонированного ДНК в граждан Российской Федерации - пресс-релиз не сообщает.
😁48😱5🔥3❤1👍1👎1