پروژه Vivado / متلب / VHDL (103290)
#electrical_engineering, #matlab, #verilog__vhdl, #electrical_design
#کدپروژه: 103290سلام و عرض ادبیک کار جدید که در زیر توضیحاتش را خدمتتون دادم دارم. ممنون میشم که سریها اعلام بفرمایید:من 2 تا ام فایل متلب دارم که میخواهم از این ام فایلها IP core بسازید.یعنی از این ام فایلها که در متلب 2025 با استفاده از HD coder, IP COREبسازید. بعد این IP cores را به فضای vivado (که با نرم افزار VHDL است) ببرید. در حد سیمولیشن نه اینکه روی برد پیاده سازی شود.من 2 تا ام فایل متلب دارم که میخواهم از این ام فایلها IP core بسازید.یعنی از این ام فایلها که در متلب 2025 با استفاده از HD coder, IP COREبسازید. بعد این IP cores را به فضای vivado (که با نرم افزار VHDL است) ببرید. در حد سیمولیشن نه اینکه روی برد پیاده سازی شود.بعد از نحوه عملکرد یک فیلم بگیرید از اسکرین. ممنونمنرم افزار در VivadoVHDLMATLAB(2025)
توسط خریدار:
اطلاعات بیشتر:
https://parscoders.com/project/103471/پروژه-vivado-متلب-vhdl-103290
t.me/ParscodersCom
#electrical_engineering, #matlab, #verilog__vhdl, #electrical_design
#کدپروژه: 103290سلام و عرض ادبیک کار جدید که در زیر توضیحاتش را خدمتتون دادم دارم. ممنون میشم که سریها اعلام بفرمایید:من 2 تا ام فایل متلب دارم که میخواهم از این ام فایلها IP core بسازید.یعنی از این ام فایلها که در متلب 2025 با استفاده از HD coder, IP COREبسازید. بعد این IP cores را به فضای vivado (که با نرم افزار VHDL است) ببرید. در حد سیمولیشن نه اینکه روی برد پیاده سازی شود.من 2 تا ام فایل متلب دارم که میخواهم از این ام فایلها IP core بسازید.یعنی از این ام فایلها که در متلب 2025 با استفاده از HD coder, IP COREبسازید. بعد این IP cores را به فضای vivado (که با نرم افزار VHDL است) ببرید. در حد سیمولیشن نه اینکه روی برد پیاده سازی شود.بعد از نحوه عملکرد یک فیلم بگیرید از اسکرین. ممنونمنرم افزار در VivadoVHDLMATLAB(2025)
توسط خریدار:
Hamyarprozheاطلاعات بیشتر:
https://parscoders.com/project/103471/پروژه-vivado-متلب-vhdl-103290
t.me/ParscodersCom
فریلنسر باشید یا پروژه برون‌سپاری کنید - پارسکدرز
سفارش پروژه و استخدام فریلنسر مهندسی برق (Electrical Engineering)
پروژه خود را برون‌سپاری کنید و از چند هزار فریلنسر و متخصص پیشنهاد قیمت دریافت نمایید یا با فعالیت فریلنسری از مهارت‌های خود کسب درآمد کنید.
سفارش پروژه vivado
#verilog__vhdl
با سلام وقتتون بخیربنده یک پروژه شناسایی فرد بیمار از سالم رو داشتم که میخواستم با شبکه عصبی transformer نوشته بشه برروی نرم افزار vivado و با زبان HLS دیتا بیس مورد استفاده در این پروژه یک دیتا بیس اینترنتی هستزمان انجام پروژه هم ۲۰ روز هست کد رو لازم دارم همراه با توضیح کدتوضیحات : یک دیتابیس شامل اطلاعات ، سیگنال ecg، جنس و سن هست و دوتا فرکانس کاری ۱۰۰ و ۵۰۰ داره که من فقط میخوام با داده های فرکانس ۱۰۰ کار کنند هدف شناسایی بیمار اتریال فیبریلیشن ( AF) در بین افراد سالم هستداده افراد بیمار نیاز. به oversampling داره چون تعدادش کم هست یک ویژگی دیگه علاوه بر سن و جنس و ecg ، ضربان قلب هست که محاسبه اون رو برنامه hls رو خدمتشون ارسال میکنم . در انتها بایستی کد شبکه همراه با توضیحات کد که میتونه در قالب یک ویدیو باشه همراه با اندازه گیری دقت و صحت شبکه به بنده تحویل بدهند.این فایل محاسبه ضربان قلب با HLS هست ، که به عنوان ورودی بخشی از مدار قرارمیگیره
توسط خریدار:
اطلاعات بیشتر:
https://parscoders.com/project/586397/سفارش-پروژه-vivado
t.me/ParscodersCom
#verilog__vhdl
با سلام وقتتون بخیربنده یک پروژه شناسایی فرد بیمار از سالم رو داشتم که میخواستم با شبکه عصبی transformer نوشته بشه برروی نرم افزار vivado و با زبان HLS دیتا بیس مورد استفاده در این پروژه یک دیتا بیس اینترنتی هستزمان انجام پروژه هم ۲۰ روز هست کد رو لازم دارم همراه با توضیح کدتوضیحات : یک دیتابیس شامل اطلاعات ، سیگنال ecg، جنس و سن هست و دوتا فرکانس کاری ۱۰۰ و ۵۰۰ داره که من فقط میخوام با داده های فرکانس ۱۰۰ کار کنند هدف شناسایی بیمار اتریال فیبریلیشن ( AF) در بین افراد سالم هستداده افراد بیمار نیاز. به oversampling داره چون تعدادش کم هست یک ویژگی دیگه علاوه بر سن و جنس و ecg ، ضربان قلب هست که محاسبه اون رو برنامه hls رو خدمتشون ارسال میکنم . در انتها بایستی کد شبکه همراه با توضیحات کد که میتونه در قالب یک ویدیو باشه همراه با اندازه گیری دقت و صحت شبکه به بنده تحویل بدهند.این فایل محاسبه ضربان قلب با HLS هست ، که به عنوان ورودی بخشی از مدار قرارمیگیره
توسط خریدار:
فاطمه اولادیاطلاعات بیشتر:
https://parscoders.com/project/586397/سفارش-پروژه-vivado
t.me/ParscodersCom
سفارش تمرین درس کوارتز
#electrical_engineering, #electronics, #verilog__vhdl
سلام
شما پروژه کوارتز هم انجام می دین؟
اینا کاراییه که باید انجام شه، فقط جواب سوال اول رو کامل دارم(Truth Table + K-map + Boolean + Logic Diagram)
این ها کلا سوال اول، وظیفه اول هست که انجام دادم
Question 2 – مدل رفتاری و DataFlow در VHDL (15 Marks)
1. نوشتن Behavioral model برای سون‌سگمنت (Case/When).
2. نوشتن DataFlow model
یعنی خروجی‌های a تا g را با معادلات Boolean تولید کنی.
3. Simulation — موج‌ها را نشان بده.
---
Question 3 – مقایسه و بررسی RTL Viewer (10 Marks)
1. مقایسه نتیجه Simulation با Truth Table
2. باز کردن RTL Viewer و چک کردن اینکه طراحی Quartus شبیه Logic Diagram شما باشد.
---
⭐ Task 2 – BCD Synchronous Counter
➤ چه کارهایی باید انجام بدی؟
Question 1 – طراحی کامل شمارنده (30 Marks)
1. State Diagram
حالت‌ها: 0,1,2,...,9
بعد از 9 → برگشت به 0
2. State Table شامل:
Present State
Next State
خروجی 4 بیت BCD
ورودی‌های D FF ها
3. ساده‌سازی Boolean Expressions
برای هر چهار D Flip-Flop
یعنی D0, D1, D2, D3
4. Logic Diagram
مدار کامل با D FF + گیت‌ها
---
Question 2 – VHDL DataFlow Model (20 Marks)
1. نوشتن VHDL DataFlow مدل شمارنده BCD
2. Simulation شامل clock و reset
---
Question 3 – مقایسه و RTL Viewer (10 Marks)
1. مقایسه Simulation با truth table شمارنده
2. بررسی RTL Viewer و مقایسه با Logic Diagram
---
🎯 در نهایت باید چه چیزهایی ارسال کنی؟
طبق فایل، دو بخش باید ارسال کنی:
---
Small Scale Project Report (اصلی‌ترین بخش)
این فایل باید شامل همه چیزهای زیر باشد:
✔ برای Task 1:
Truth Table
هفت K-map
Boolean expressions ساده‌شده
Logic diagram
VHDL Behavioral model + Simulation
VHDL DataFlow model + Simulation
RTL viewer
توضیح و نتیجه‌گیری
---
✔ برای Task 2:
State diagram
State table
Boolean expressions ساده‌شده
Logic diagram
VHDL DataFlow model + simulation
RTL viewer
توضیح و نتیجه‌گیری
---
فایل ZIP پروژه Quartus
شامل:
همه فایل‌های VHDL
فایل‌های bdf اگر داشتی
فایل Waveform
فایل‌های compilation
همه چیز داخل یک فولدر zip شده
توسط خریدار:
اطلاعات بیشتر:
https://parscoders.com/project/588873/سفارش-تمرین-درس-کوارتز
t.me/ParscodersCom
#electrical_engineering, #electronics, #verilog__vhdl
سلام
شما پروژه کوارتز هم انجام می دین؟
اینا کاراییه که باید انجام شه، فقط جواب سوال اول رو کامل دارم(Truth Table + K-map + Boolean + Logic Diagram)
این ها کلا سوال اول، وظیفه اول هست که انجام دادم
Question 2 – مدل رفتاری و DataFlow در VHDL (15 Marks)
1. نوشتن Behavioral model برای سون‌سگمنت (Case/When).
2. نوشتن DataFlow model
یعنی خروجی‌های a تا g را با معادلات Boolean تولید کنی.
3. Simulation — موج‌ها را نشان بده.
---
Question 3 – مقایسه و بررسی RTL Viewer (10 Marks)
1. مقایسه نتیجه Simulation با Truth Table
2. باز کردن RTL Viewer و چک کردن اینکه طراحی Quartus شبیه Logic Diagram شما باشد.
---
⭐ Task 2 – BCD Synchronous Counter
➤ چه کارهایی باید انجام بدی؟
Question 1 – طراحی کامل شمارنده (30 Marks)
1. State Diagram
حالت‌ها: 0,1,2,...,9
بعد از 9 → برگشت به 0
2. State Table شامل:
Present State
Next State
خروجی 4 بیت BCD
ورودی‌های D FF ها
3. ساده‌سازی Boolean Expressions
برای هر چهار D Flip-Flop
یعنی D0, D1, D2, D3
4. Logic Diagram
مدار کامل با D FF + گیت‌ها
---
Question 2 – VHDL DataFlow Model (20 Marks)
1. نوشتن VHDL DataFlow مدل شمارنده BCD
2. Simulation شامل clock و reset
---
Question 3 – مقایسه و RTL Viewer (10 Marks)
1. مقایسه Simulation با truth table شمارنده
2. بررسی RTL Viewer و مقایسه با Logic Diagram
---
🎯 در نهایت باید چه چیزهایی ارسال کنی؟
طبق فایل، دو بخش باید ارسال کنی:
---
Small Scale Project Report (اصلی‌ترین بخش)
این فایل باید شامل همه چیزهای زیر باشد:
✔ برای Task 1:
Truth Table
هفت K-map
Boolean expressions ساده‌شده
Logic diagram
VHDL Behavioral model + Simulation
VHDL DataFlow model + Simulation
RTL viewer
توضیح و نتیجه‌گیری
---
✔ برای Task 2:
State diagram
State table
Boolean expressions ساده‌شده
Logic diagram
VHDL DataFlow model + simulation
RTL viewer
توضیح و نتیجه‌گیری
---
فایل ZIP پروژه Quartus
شامل:
همه فایل‌های VHDL
فایل‌های bdf اگر داشتی
فایل Waveform
فایل‌های compilation
همه چیز داخل یک فولدر zip شده
توسط خریدار:
فاطمه اولادیاطلاعات بیشتر:
https://parscoders.com/project/588873/سفارش-تمرین-درس-کوارتز
t.me/ParscodersCom
پروژه vhdl.
#verilog__vhdl
مهندسی کامپیوتر/ کارشناسی/ قفل دیجیتال/ active vhdl/پروژه درسی
طراحی قفل دیجیتال با کد vhdl
پروژه باید یه code و یک اسکرین شات از خروجی یا تصویر کلی مدار و یک document که توضیحات پروژه درونش قرار گرفته
توسط خریدار:
اطلاعات بیشتر:
https://parscoders.com/project/590031/پروژه-vhdl
t.me/ParscodersCom
#verilog__vhdl
مهندسی کامپیوتر/ کارشناسی/ قفل دیجیتال/ active vhdl/پروژه درسی
طراحی قفل دیجیتال با کد vhdl
پروژه باید یه code و یک اسکرین شات از خروجی یا تصویر کلی مدار و یک document که توضیحات پروژه درونش قرار گرفته
توسط خریدار:
مهندس خوباطلاعات بیشتر:
https://parscoders.com/project/590031/پروژه-vhdl
t.me/ParscodersCom
پروژه وریلاگ ساخت cash اسان با برنامه
#verilog__vhdl
In this project you will design and implement a two-level cache hierarchy in Verilog, consisting of a direct-mapped L1 cache and a 2-way set-associative L2 cache. The objective is to model cache behavior, associativity, replacement policy, and access latency as studied in the Computer Architecture course. Only tags, valid bits, and replacement metadata are modeled. No actual cache data payload or memory array is required.
Controller: A centralized FSM is required to control cache access, handle latency counters, manage promotion/demotion, and generate the done signal. Cache Architecture • L1 Cache: o Direct-mapped (1-way) o Fastest access o Tag + valid bit per line • L2 Cache: o 2-way set associative o Slower than L1 o Each set contains two tags, two valid bits, and one LRU bit • Memory o No data storage o Modeled only via latency
Assumptions • Non-inclusive caches: L1 and L2 may contain same blocks (duplication). • Block size (line of data): abstracted away (we only use address tag bits). • No actual memory array is modeled – memory contents do not matter for this simulation. • Single outstanding request at a time (no pipeline, just one instruction at a time) • Write-through, no-write-allocate • Overwriting during promotion/demotion allowed
Policies • Read Policy o L1 hit: complete after L1 latency (no need to change anything) o L2 hit: promote to L1, demote L1 victim to L2 (overwriting occurs). o Miss: fetch from memory, install into L1, demote L1 victim (overwriting occurs). • Write Policy o Write hit (both L1 & L2): invalidate the hit cache line (no new allocation). o Write miss: No-write-allocate on write miss (writes go to memory). • Reset Behavior o On reset, all valid and LRU bits must be cleared and the FSM returned to IDLE. Note: No need for actual memory interactions. In read-miss replace L1 victim with the new data (fetched from address) and demote L1 victim to L2 (L1 victim is written to L2 only if it’s valid), and in write-hit just invalidate the hit cache lines. Note: hit happens when valid bit is 1 and tag matches address tag segment. Note: for L2 being a 2-way cache you need to consider L2-hit as the result of hit of each “way”. Assume this as the L2-hit: L2-hit = L2-way0-hit OR L2-way1-hit. Note: LRU-bit is updated on every L2 access. Note: demotion happens in way0 or way1 based on LRU-bit. Note: be careful with the promoting and demoting actions, because L1 and L2 have different index widths, replacing cannot be done by copying tags. You must reconstruct the block’s full-block-address; one part of your assignment is to correctly promote & demote blocks.
Timing & Latency Modeling • L1 latency: 1 cycle • L2 latency: 5 cycles • Memory latency: 20 cycles The right sequence of actions must be considered; The controller must first check L1, then only if L1 misses check L2, then perform install/promote/demote/invalidate operations. Tag & Index Layout • L1 index (set): address[6:4\] • L2 index (set): address[7:4\]...
توسط خریدار:
اطلاعات بیشتر:
https://parscoders.com/project/594236/پروژه-وریلاگ-ساخت-cash-اسان-با-برنامه
t.me/ParscodersCom
#verilog__vhdl
In this project you will design and implement a two-level cache hierarchy in Verilog, consisting of a direct-mapped L1 cache and a 2-way set-associative L2 cache. The objective is to model cache behavior, associativity, replacement policy, and access latency as studied in the Computer Architecture course. Only tags, valid bits, and replacement metadata are modeled. No actual cache data payload or memory array is required.
Controller: A centralized FSM is required to control cache access, handle latency counters, manage promotion/demotion, and generate the done signal. Cache Architecture • L1 Cache: o Direct-mapped (1-way) o Fastest access o Tag + valid bit per line • L2 Cache: o 2-way set associative o Slower than L1 o Each set contains two tags, two valid bits, and one LRU bit • Memory o No data storage o Modeled only via latency
Assumptions • Non-inclusive caches: L1 and L2 may contain same blocks (duplication). • Block size (line of data): abstracted away (we only use address tag bits). • No actual memory array is modeled – memory contents do not matter for this simulation. • Single outstanding request at a time (no pipeline, just one instruction at a time) • Write-through, no-write-allocate • Overwriting during promotion/demotion allowed
Policies • Read Policy o L1 hit: complete after L1 latency (no need to change anything) o L2 hit: promote to L1, demote L1 victim to L2 (overwriting occurs). o Miss: fetch from memory, install into L1, demote L1 victim (overwriting occurs). • Write Policy o Write hit (both L1 & L2): invalidate the hit cache line (no new allocation). o Write miss: No-write-allocate on write miss (writes go to memory). • Reset Behavior o On reset, all valid and LRU bits must be cleared and the FSM returned to IDLE. Note: No need for actual memory interactions. In read-miss replace L1 victim with the new data (fetched from address) and demote L1 victim to L2 (L1 victim is written to L2 only if it’s valid), and in write-hit just invalidate the hit cache lines. Note: hit happens when valid bit is 1 and tag matches address tag segment. Note: for L2 being a 2-way cache you need to consider L2-hit as the result of hit of each “way”. Assume this as the L2-hit: L2-hit = L2-way0-hit OR L2-way1-hit. Note: LRU-bit is updated on every L2 access. Note: demotion happens in way0 or way1 based on LRU-bit. Note: be careful with the promoting and demoting actions, because L1 and L2 have different index widths, replacing cannot be done by copying tags. You must reconstruct the block’s full-block-address; one part of your assignment is to correctly promote & demote blocks.
Timing & Latency Modeling • L1 latency: 1 cycle • L2 latency: 5 cycles • Memory latency: 20 cycles The right sequence of actions must be considered; The controller must first check L1, then only if L1 misses check L2, then perform install/promote/demote/invalidate operations. Tag & Index Layout • L1 index (set): address[6:4\] • L2 index (set): address[7:4\]...
توسط خریدار:
parsa izadiاطلاعات بیشتر:
https://parscoders.com/project/594236/پروژه-وریلاگ-ساخت-cash-اسان-با-برنامه
t.me/ParscodersCom
تمرین با مدلسیم
#verilog__vhdl
سلام
من مقطع ارشد معماری کامپیوتر هستم
من صورت سوال رو براتون بفرستم شما بررسی کنین بهم مبلغ بدین
توسط خریدار:
اطلاعات بیشتر:
https://parscoders.com/project/595952/تمرین-با-مدلسیم
t.me/ParscodersCom
#verilog__vhdl
سلام
من مقطع ارشد معماری کامپیوتر هستم
من صورت سوال رو براتون بفرستم شما بررسی کنین بهم مبلغ بدین
توسط خریدار:
فاطمه اولادیاطلاعات بیشتر:
https://parscoders.com/project/595952/تمرین-با-مدلسیم
t.me/ParscodersCom
پروژه معماری کامپیوتر پیاده سازی سخت افزاری 9179
#arduino, #electrical_engineering, #software_engineering, #verilog__vhdl
ببخشید من دانشجوی ارشد رشته معماری کامپیوتر هستم بهمون گفتن بخش سخت افزاری مقاله اتتخابی مون رو پیاده سازی کنیم پروژم پیاده سازی یه co processor برای اجرای یهcustom instruction مستقل از پردازنده اصلی ضمن راهنمایی به نویسنده مقاله ایمیل فرستادم و جواب دادن که براتون اراسل میشه
توسط خریدار:
اطلاعات بیشتر:
https://parscoders.com/project/596357/پروژه-معماری-کامپیوتر-پیاده-سازی-سخت-افزاری-9179
t.me/ParscodersCom
#arduino, #electrical_engineering, #software_engineering, #verilog__vhdl
ببخشید من دانشجوی ارشد رشته معماری کامپیوتر هستم بهمون گفتن بخش سخت افزاری مقاله اتتخابی مون رو پیاده سازی کنیم پروژم پیاده سازی یه co processor برای اجرای یهcustom instruction مستقل از پردازنده اصلی ضمن راهنمایی به نویسنده مقاله ایمیل فرستادم و جواب دادن که براتون اراسل میشه
توسط خریدار:
payaprozheاطلاعات بیشتر:
https://parscoders.com/project/596357/پروژه-معماری-کامپیوتر-پیاده-سازی-سخت-افزاری-9179
t.me/ParscodersCom
110674 - پروژه vhdl
#electronics, #verilog__vhdl
سلام خسته نباشید شما این پروژه
Comparator
موضوع ارایه
با
VHDI
انجام میدین
توضیح دیگه ای ندادند لطفا قیمت بدین
توسط خریدار:
اطلاعات بیشتر:
https://parscoders.com/project/603075/110674-پروژه-vhdl
t.me/ParscodersCom
#electronics, #verilog__vhdl
سلام خسته نباشید شما این پروژه
Comparator
موضوع ارایه
با
VHDI
انجام میدین
توضیح دیگه ای ندادند لطفا قیمت بدین
توسط خریدار:
nikotexاطلاعات بیشتر:
https://parscoders.com/project/603075/110674-پروژه-vhdl
t.me/ParscodersCom
وریلاگ - 110813
#electronics, #verilog__vhdl
یک فایل داشتم ،و میخوام redo بشه کاری که انجام شده و یک گزارش کار جامع با سورس کد های اون میخوام با همه نتایج اون.
من دانشجو ارشد مهندسی الکترونیک
یک بررسی بکنید بهم اطلاع بدید.
کاری که باید انجام بشه ،redo کاری هستش که در فایل ارسالی انجام شده و نتایج مشابه میخوام.
زبان مورد استفاده verilog هستش.
نرم افزار مورد استفاده مدلسیم .
سورس کد وریلاگ تمام فیلتر ها و ساختار da.
دیگه کلا redo کاری که انجام شده‌است رو میخوام.
با یک گزارش کار جامع با سورس کد.
توسط خریدار:
اطلاعات بیشتر:
https://parscoders.com/project/603393/ - وریلاگ-110813
t.me/ParscodersCom
#electronics, #verilog__vhdl
یک فایل داشتم ،و میخوام redo بشه کاری که انجام شده و یک گزارش کار جامع با سورس کد های اون میخوام با همه نتایج اون.
من دانشجو ارشد مهندسی الکترونیک
یک بررسی بکنید بهم اطلاع بدید.
کاری که باید انجام بشه ،redo کاری هستش که در فایل ارسالی انجام شده و نتایج مشابه میخوام.
زبان مورد استفاده verilog هستش.
نرم افزار مورد استفاده مدلسیم .
سورس کد وریلاگ تمام فیلتر ها و ساختار da.
دیگه کلا redo کاری که انجام شده‌است رو میخوام.
با یک گزارش کار جامع با سورس کد.
توسط خریدار:
nikotexاطلاعات بیشتر:
https://parscoders.com/project/603393/ - وریلاگ-110813
t.me/ParscodersCom
56954 - شبیه سازی مقاله الکترونیک verilog و .....
#verilog__vhdl
یک فایل داشتم ،و میخوام redo بشه کاری که انجام شده و یک گزارش کار جامع با سورس کد های اون میخوام با همه نتایج اون.من دانشجو ارشد مهندسی الکترونیک یک بررسی بکنید بهم اطلاع بدید.
-
کاری که باید انجام بشه ،redo کاری هستش که در فایل ارسالی انجام شده و نتایج مشابه میخوام.زبان مورد استفاده verilog هستش.نرم افزار مورد استفاده مدلسیم .سورس کد وریلاگ تمام فیلتر ها و ساختار da. دیگه کلا redo کاری که انجام شده‌است رو میخوام.با یک گزارش کار جامع با سورس کد.
توسط خریدار:
اطلاعات بیشتر:
https://parscoders.com/project/603683/56954-شبیه-سازی-مقاله-الکترونیک-verilog-و
t.me/ParscodersCom
#verilog__vhdl
یک فایل داشتم ،و میخوام redo بشه کاری که انجام شده و یک گزارش کار جامع با سورس کد های اون میخوام با همه نتایج اون.من دانشجو ارشد مهندسی الکترونیک یک بررسی بکنید بهم اطلاع بدید.
-
کاری که باید انجام بشه ،redo کاری هستش که در فایل ارسالی انجام شده و نتایج مشابه میخوام.زبان مورد استفاده verilog هستش.نرم افزار مورد استفاده مدلسیم .سورس کد وریلاگ تمام فیلتر ها و ساختار da. دیگه کلا redo کاری که انجام شده‌است رو میخوام.با یک گزارش کار جامع با سورس کد.
توسط خریدار:
مهندس خوباطلاعات بیشتر:
https://parscoders.com/project/603683/56954-شبیه-سازی-مقاله-الکترونیک-verilog-و
t.me/ParscodersCom
VHDL 111393
#verilog__vhdl
#کدپروژه: 111393
موضوع : VHDL
پیاده سازی الگوریتم‌ها بر روی FPGA را می خواستم. صفحه 4 برد را معرفی کرده است. پیاده سازی پروتکل OFDM-MIMO پیاده سازی کدهای شبیه سازی شده با متلب بر روی برد سخت افزاری مهندسی برق مخابرات سخت افزار سه ماه VHDL
توسط خریدار:
اطلاعات بیشتر:
https://parscoders.com/project/604530/vhdl-111393
t.me/ParscodersCom
#verilog__vhdl
#کدپروژه: 111393
موضوع : VHDL
پیاده سازی الگوریتم‌ها بر روی FPGA را می خواستم. صفحه 4 برد را معرفی کرده است. پیاده سازی پروتکل OFDM-MIMO پیاده سازی کدهای شبیه سازی شده با متلب بر روی برد سخت افزاری مهندسی برق مخابرات سخت افزار سه ماه VHDL
توسط خریدار:
khaneprozheاطلاعات بیشتر:
https://parscoders.com/project/604530/vhdl-111393
t.me/ParscodersCom
vivado-111900
#programming, #electrical_engineering, #electronics, #verilog__vhdl, #powerpoint
موضوع آزاد است راحت وباشد که بتونم ارایه بدهم و بتوانم جوری باشد که خودمم بتونم انجام بدهم فایل اسکیرین داشته باشد که از روش اسلاید اسلاید انجام دهم و فایل گزارش هم میخواهم با پاورپوینت شما موضوع بدهید تا من تاییدیش از استاد بگیرم زمان 5 شنبه دیگر ارایه دهم
توسط خریدار:
اطلاعات بیشتر:
https://parscoders.com/project/605401/vivado-111900
t.me/ParscodersCom
#programming, #electrical_engineering, #electronics, #verilog__vhdl, #powerpoint
موضوع آزاد است راحت وباشد که بتونم ارایه بدهم و بتوانم جوری باشد که خودمم بتونم انجام بدهم فایل اسکیرین داشته باشد که از روش اسلاید اسلاید انجام دهم و فایل گزارش هم میخواهم با پاورپوینت شما موضوع بدهید تا من تاییدیش از استاد بگیرم زمان 5 شنبه دیگر ارایه دهم
توسط خریدار:
Hamyarprozheاطلاعات بیشتر:
https://parscoders.com/project/605401/vivado-111900
t.me/ParscodersCom
verilog 112485
#verilog__vhdl
🔢 کد پروژه: 112485📌 عنوان پروژه: verilogسلام وقت بخیرببخشید میخواستم برای انجام این پروژه ک میفرستم براتون،قیمتو برام مشخص کنید ک چند میشهپروژه همینه یه cpu32 bit میخواد با زبان verilogرشته مهندسی کامپیوتر زمانشم تا جمعهمیخواستم هزینشو بدونم
توسط خریدار:
اطلاعات بیشتر:
https://parscoders.com/project/606638/verilog-112485
t.me/ParscodersCom
#verilog__vhdl
🔢 کد پروژه: 112485📌 عنوان پروژه: verilogسلام وقت بخیرببخشید میخواستم برای انجام این پروژه ک میفرستم براتون،قیمتو برام مشخص کنید ک چند میشهپروژه همینه یه cpu32 bit میخواد با زبان verilogرشته مهندسی کامپیوتر زمانشم تا جمعهمیخواستم هزینشو بدونم
توسط خریدار:
khaneprozheاطلاعات بیشتر:
https://parscoders.com/project/606638/verilog-112485
t.me/ParscodersCom
verilog 112485
#verilog__vhdl
🔢 کد پروژه: 112485📌 عنوان پروژه: verilogسلام وقت بخیرببخشید میخواستم برای انجام این پروژه ک میفرستم براتون،قیمتو برام مشخص کنید ک چند میشهپروژه همینه یه cpu32 bit میخواد با زبان verilogرشته مهندسی کامپیوتر زمانشم تا جمعهمیخواستم هزینشو بدونم
توسط خریدار:
اطلاعات بیشتر:
https://parscoders.com/project/606639/verilog-112485
t.me/ParscodersCom
#verilog__vhdl
🔢 کد پروژه: 112485📌 عنوان پروژه: verilogسلام وقت بخیرببخشید میخواستم برای انجام این پروژه ک میفرستم براتون،قیمتو برام مشخص کنید ک چند میشهپروژه همینه یه cpu32 bit میخواد با زبان verilogرشته مهندسی کامپیوتر زمانشم تا جمعهمیخواستم هزینشو بدونم
توسط خریدار:
khaneprozheاطلاعات بیشتر:
https://parscoders.com/project/606639/verilog-112485
t.me/ParscodersCom
تمرین مدلسیم
#verilog__vhdl
طراحی کامپیوتری سیستم.توضیحات دقیق و ریز خواسته ها در پی دی اف نوشته شده . محیط modelsim باکمک کد وریلاگ هستددلاین پروژه که دارم تا ۱تیرماه هست . واقعیت بابت هزینه ،ایده ندارم . هرچی مبلغ بهتر باشه خیلی خوب میشه. برام چیزی که مهمه کیفیت پروژه است. این پروژه برای دانشگاه تهرانه.براهمین سخت گیری های بیشتر برای این پروژه وجود دارع. گزارش کار پروژه هم به شدت مهمه 🙏
توسط خریدار:
اطلاعات بیشتر:
https://parscoders.com/project/607080/تمرین-مدلسیم
t.me/ParscodersCom
#verilog__vhdl
طراحی کامپیوتری سیستم.توضیحات دقیق و ریز خواسته ها در پی دی اف نوشته شده . محیط modelsim باکمک کد وریلاگ هستددلاین پروژه که دارم تا ۱تیرماه هست . واقعیت بابت هزینه ،ایده ندارم . هرچی مبلغ بهتر باشه خیلی خوب میشه. برام چیزی که مهمه کیفیت پروژه است. این پروژه برای دانشگاه تهرانه.براهمین سخت گیری های بیشتر برای این پروژه وجود دارع. گزارش کار پروژه هم به شدت مهمه 🙏
توسط خریدار:
فاطمه اولادیاطلاعات بیشتر:
https://parscoders.com/project/607080/تمرین-مدلسیم
t.me/ParscodersCom
پیش بینی بیماری + شبیه سازی سخت افزاری
#machine_learning, #verilog__vhdl, #reinforcement_learning, #report_writing, #troubleshooting
سلام وقت بخیر
برای پیشبینی بیماری فعلا قسمت اول نیاز به کمک دارم که به یه نتیجه درست برسم کدهای خودم جواب نداده
. دیتاست دارم
توسط خریدار:
اطلاعات بیشتر:
https://parscoders.com/project/607686/پیش-بینی-بیماری-plus-شبیه-سازی-سخت-افزاری
t.me/ParscodersCom
#machine_learning, #verilog__vhdl, #reinforcement_learning, #report_writing, #troubleshooting
سلام وقت بخیر
برای پیشبینی بیماری فعلا قسمت اول نیاز به کمک دارم که به یه نتیجه درست برسم کدهای خودم جواب نداده
. دیتاست دارم
توسط خریدار:
دکترگلنازاطلاعات بیشتر:
https://parscoders.com/project/607686/پیش-بینی-بیماری-plus-شبیه-سازی-سخت-افزاری
t.me/ParscodersCom
سفارش پروژه لاجیسیم
#verilog__vhdl
سلام
پروژه لاجیسیم انجام میدین ؟
گزارش کار 2۱)یک مدار شیفت ۵ بیتی منطقی رسم کنید .HW۱)یک مدار محاسباتی جمع کننده ۵بیتی طراحی کنید .۲)یک مدار محاسباتی ۵بیتی مالتی پلکسر طراحی کنید .این ۳ مورد هست
مراحل درست کردن پروژه (HW)«مراحل در وورد و بصورت پی دی اف باید تحویل داده شود.»#صفحه‌اولمشخصات فردی ،نام نام خانوادگی ،رشته،موضوع یا عنوان ،سال تحصیلی و.....#صفحه‌بعدتوضیح درباره ساخت مدار چند خط توضیح میدید که چطور ساخته میشه چه چیز هایی نیاز داره و....《توضیحات رو میتونید توی جزوه درسی هم ببینید مثل اون بنویسید》#صفحه‌بعدعکس مداری که کشیدید رو قرار میدید #صفحه‌بعد●مهم ترین قسمت●خروجی مدارتون که نشون بده مدار صحیح و درست کار میکنه رو قرار میدید نکته:نمرات پایان ترم بر اساس تحویل پروژه (HW) که تحویل میدین تصحیح میشه و نمره داده میشه
توسط خریدار:
اطلاعات بیشتر:
https://parscoders.com/project/608572/سفارش-پروژه-لاجیسیم
t.me/ParscodersCom
#verilog__vhdl
سلام
پروژه لاجیسیم انجام میدین ؟
گزارش کار 2۱)یک مدار شیفت ۵ بیتی منطقی رسم کنید .HW۱)یک مدار محاسباتی جمع کننده ۵بیتی طراحی کنید .۲)یک مدار محاسباتی ۵بیتی مالتی پلکسر طراحی کنید .این ۳ مورد هست
مراحل درست کردن پروژه (HW)«مراحل در وورد و بصورت پی دی اف باید تحویل داده شود.»#صفحه‌اولمشخصات فردی ،نام نام خانوادگی ،رشته،موضوع یا عنوان ،سال تحصیلی و.....#صفحه‌بعدتوضیح درباره ساخت مدار چند خط توضیح میدید که چطور ساخته میشه چه چیز هایی نیاز داره و....《توضیحات رو میتونید توی جزوه درسی هم ببینید مثل اون بنویسید》#صفحه‌بعدعکس مداری که کشیدید رو قرار میدید #صفحه‌بعد●مهم ترین قسمت●خروجی مدارتون که نشون بده مدار صحیح و درست کار میکنه رو قرار میدید نکته:نمرات پایان ترم بر اساس تحویل پروژه (HW) که تحویل میدین تصحیح میشه و نمره داده میشه
توسط خریدار:
فاطمه اولادیاطلاعات بیشتر:
https://parscoders.com/project/608572/سفارش-پروژه-لاجیسیم
t.me/ParscodersCom
114567 -برنامه نویسی با زبان کد هم وریلاگ
#verilog__vhdl, #programming
آیا میتونید این رو تا پایان ۱۹ام برای من انجام بدید؟با modelsimتوضیحاتش هست کاملزبان کد هم وریلاگ📎 فایل‌های پروژه در ادامه پیام ارسال شده است.
توسط خریدار:
اطلاعات بیشتر:
https://parscoders.com/project/610641/ 114567 -برنامه-نویسی-با-زبان-کد-هم-وریلاگ
t.me/ParscodersCom
#verilog__vhdl, #programming
آیا میتونید این رو تا پایان ۱۹ام برای من انجام بدید؟با modelsimتوضیحاتش هست کاملزبان کد هم وریلاگ📎 فایل‌های پروژه در ادامه پیام ارسال شده است.
توسط خریدار:
khaneprozheاطلاعات بیشتر:
https://parscoders.com/project/610641/ 114567 -برنامه-نویسی-با-زبان-کد-هم-وریلاگ
t.me/ParscodersCom
فریلنسر باشید یا پروژه برون‌سپاری کنید - پارسکدرز
114567 -برنامه نویسی با زبان کد هم وریلاگ
آیا میتونید این رو تا پایان ۱۹ام برای من انجام بدید؟با modelsimتوضیحاتش هست کاملزبان کد هم وریلاگ📎 فایل‌های پروژه در ادامه پیام ارسال شده است.
پروژه Vivado (115606)
#verilog__vhdl
🔢 کد پروژه: 115606📌 عنوان پروژه: Vivadoسلاممن یک شبیه عصبی spiking پیادع سازی کردمفرکانس ۲۵۰ مگاهرتز و توان ۳۳۶ میلی واتاز روش پایپ لاین استفاده کردم ۳ مرحله ایاز الگوریتم cordic استفاده کردمده بیتالان چیزی که میخام ازتونگزارش سنتز هست..و گزارس تخلیل زمانیگزارش سنتز و گزارش تحلیل زمانی گزارش مصرف توان.. میخام همیننرم افزارم هرکار میکنم رو سیستمم بالا نمیادکلاک ۴ نانو ثانیه تاخیر ۳.۶ الی ۳.۹ هر مرحله..هیچ کار خاصی قزار نیست انجام بدهند من کد را در اختیار میدهم و فقط گزارش هارو میخواهمتو یکی دو روزXilinx 7Vivadoکدم وریلاگه
توسط خریدار:
اطلاعات بیشتر:
https://parscoders.com/project/142113/پروژه-vivado-115606
t.me/ParscodersCom
#verilog__vhdl
🔢 کد پروژه: 115606📌 عنوان پروژه: Vivadoسلاممن یک شبیه عصبی spiking پیادع سازی کردمفرکانس ۲۵۰ مگاهرتز و توان ۳۳۶ میلی واتاز روش پایپ لاین استفاده کردم ۳ مرحله ایاز الگوریتم cordic استفاده کردمده بیتالان چیزی که میخام ازتونگزارش سنتز هست..و گزارس تخلیل زمانیگزارش سنتز و گزارش تحلیل زمانی گزارش مصرف توان.. میخام همیننرم افزارم هرکار میکنم رو سیستمم بالا نمیادکلاک ۴ نانو ثانیه تاخیر ۳.۶ الی ۳.۹ هر مرحله..هیچ کار خاصی قزار نیست انجام بدهند من کد را در اختیار میدهم و فقط گزارش هارو میخواهمتو یکی دو روزXilinx 7Vivadoکدم وریلاگه
توسط خریدار:
Hamyarprozheاطلاعات بیشتر:
https://parscoders.com/project/142113/پروژه-vivado-115606
t.me/ParscodersCom
سفارش پروژه کوارتوس
#verilog__vhdl
سلام
تمرینی خواسته شده در مورد اینکه با نرم افزار کوارتوس یک جمع کننده کامل طراحی ، اجرا و فیلم آنرا در حالیکه خودتان را معرفی و طراحی را توضیح می دهید و صفحه مانیتور کامل مشخص است ارسال کنید
لطفا چون زمان کمی داریم اطلاع بدین تا اگر احیانا نشد به فکر چاره دیگه ای باشیم. ممنون
توسط خریدار:
اطلاعات بیشتر:
https://parscoders.com/project/615725/سفارش-پروژه-کوارتوس
t.me/ParscodersCom
#verilog__vhdl
سلام
تمرینی خواسته شده در مورد اینکه با نرم افزار کوارتوس یک جمع کننده کامل طراحی ، اجرا و فیلم آنرا در حالیکه خودتان را معرفی و طراحی را توضیح می دهید و صفحه مانیتور کامل مشخص است ارسال کنید
لطفا چون زمان کمی داریم اطلاع بدین تا اگر احیانا نشد به فکر چاره دیگه ای باشیم. ممنون
توسط خریدار:
فاطمه اولادیاطلاعات بیشتر:
https://parscoders.com/project/615725/سفارش-پروژه-کوارتوس
t.me/ParscodersCom